Wprowadzenie do przepływu projektowania VLSI
W poprzednim artykule mamy przegląd przepływu projektowania VLSI. W tym artykule dowiemy się, jak można zaimplementować różne obwody logiczne za pomocą projektu VLSI. VLSI to jedna z kluczowych technologii w dobie cyfryzacji. Tranzystory są używane do implementacji obwodów logicznych w projekcie VLSI.
Logiki cyfrowe są trzy typy – falownik bramki NOT, bramka AND i bramka OR. Bardziej złożone bramki, takie jak -NAND, NOR, XNOR i XOR, można również wykonać przy użyciu podstawowych bramek. Omówmy niektóre z metody realizacji układów logicznych.
Projektowanie logiki CMOS
Cyfrowy to wszystko o ZERO i JEDNYM lub WYSOKIE lub NISKIE. Wejście dla cyfrowego obwodu logicznego będzie równe 0 lub 1, tak jak wartość wyjściowa. Teraz, jeśli obwód przyjmuje wejście jako 0 i 1, wówczas logikę można zrozumieć za pomocą funkcji przełącznika, jak podano poniżej.
Na obrazie widać, że gdy przełącznik s1 jest otwarty, a przełącznik s2 zamknięty, to wyjście będzie wynosić 0; na odwrót, wyjście będzie wynosić 1.
Kompletny samouczek VHDL! Kliknij tutaj!
Metodologia projektowania CMOS
Istnieją trzy kroki projektowania logiki CMOS jako części przepływu projektowania VLSI.
- Dowiedz się, jakie jest uzupełnienie wyrażenia logicznego, które musisz zaimplementować.
- Opisz PUN
- Opisz PDN
Projekt sieci Pull Up:
Mnożenie terminów: NMOSFET w połączeniu równoległym
Terminy dodatkowe: NMOSFET w połączeniach szeregowych
Projekt sieci rozwijanej:
Mnożenie terminów: NMOSFET w połączeniach szeregowych
Terminy dodatkowe: NMOSFET w połączeniach równoległych
Zaprojektuj swój pierwszy model VHDL przy użyciu Xilinx. Kliknij tutaj, aby zapoznać się z przewodnikiem krok po kroku!
CMOS Inverter / CMOS NIE Konstrukcja bramy
Falownik cyfrowy jest bramką NIE, która daje odwrócone wyjście dla wejścia. Dla wejścia wysokiego lub wejścia cyfrowego JEDEN, wyjście jest niskie lub cyfrowe ZERO. Dla niskiego wejścia lub wejścia cyfrowego ZERO, wyjście jest wysokie lub cyfrowe JEDEN.
| WEJŚCIE | WYDAJNOŚĆ |
| WYSOKI | LOW |
| LOW | WYSOKI |
Falownik CMOS jest zbudowany z dwóch tranzystorów w trybie wzmocnienia - jeden to NMOS, a drugi to PMOS. NMOS działa jako sieć rozwijana, a PMOS działa jako sieć podciągająca. Napięcie wejściowe steruje obydwoma tranzystorami.
Gdy tranzystor PMOS jest w stanie włączonym, tranzystor NMOS przechodzi w stan wyłączony. Ponadto, gdy tranzystor NMOS pozostaje WYŁĄCZONY, PMOS będzie w stanie WŁĄCZONY. W ten sposób zarówno tranzystory działają w trybie komplementarnym.
Połączenia tranzystor, który pozostaje w stanie wyłączonym, zapewnia wysoką wartość impedancji i zmienia się wartość wyjściowa. Pod tą samą szyną obwód logiczny CMOS ma mniej szumów niż obwód logiczny NMOS.
Poniższy wykres przedstawia charakterystykę przenoszenia napięcia symetrycznego CMOS.
Działanie
Tranzystory są wykonane w taki sposób, aby ich napięcia progowe były równej wielkości i przeciwnej polaryzacji. Oznacza to, że napięcie progowe NMOS będzie równe wielkości napięcia progowego PMOS, podanego w poniższym wyrażeniu.
VTN = - VTP
Gdy napięcie wejściowe (V.in) jest mniejsze niż napięcie progowe tranzystora NMOS, to tranzystor NMOS jest wyłączony. Następnie PMOS obwód będzie kontrolować napięcie wyjściowe; (Vout) z dostarczonym napięciem (VDD). Obszar AB wykresu reprezentuje tę operację.
Teraz, gdy napięcie wejściowe jest większe niż różnica V.DD i napięcie progowe, następnie obwód logiczny PMOS przechodzi w stan WYŁĄCZONY, a NMOS zostaje aktywowany. Następnie NMOS kontroluje napięcie wyjściowe (V.na zewnątrz) z napięciem masy wynoszącym 0 V.
Region BC na wykresie przedstawia nasycony NMOS, a część CD reprezentuje oba tranzystory w trybie nasycenia. VINV jest wartością napięcia wejściowego, dla której napięcie wejściowe jest równe napięciu wyjściowemu.
Z uważnej obserwacji możemy powiedzieć, że zmiana jest bardzo wysoka dla przesunięcia napięcia od 0 do V.DD. Dlatego falownik CMOS jest idealnym falownikiem do projektowania logiki.
Teraz, gdy napięcie wejściowe jest równe V.INVoba tranzystory są nasycone. Sieć podciągająca (PUN) będzie miała V.GS wartość =
VGS = Vin - VDD
Lub VGS = VINV - VDD
Bieżące równanie dla regionu nasycenia jest podane jako -
ID = μεW * (VGS - VTH )2 / 2LD
To równanie można przepisać, aby podciągnąć sieć–
IDpu = μpεWpu * (WINV - VDD - VTHP)2 / 2 DLpu
Równanie dla rozwijanej sieci będzie następujące:
IDPD = μnεWpd * (WINV - Vdzięki )2 / 2 DLpd
Zrównanie prądu drenu zgodnie z charakterystyką -
μnεWpd * (WINV - Vdzięki )2 / 2 DLpd = μpεWpu * (WINV - VDD - VTHP)2 / 2 DLpu
lub VINV - VDD - VTHP = - β (VINV - Vdzięki); [β = (μn *Zpu /μp *Zpd) ½]
Lub VINV = (VDD + VTHP + β * Wdzięki) / (1 + β)
Jeśli VTHN = - VTHP, to β ma wartość 1.
Ponadto VINV jest dostępny jako VDD / 2 i
Zpd :Zpu = μn : μp = ~ 2.5: 1
Strata mocy
Obwody logiczne CMOS rozpraszają mniej energii niż obwód logiczny NMOS przy niskiej częstotliwości. Degeneracja mocy CMOS waha się zgodnie z częstotliwością przełączania obwodu.
Marginesy hałasu
Margines szumów to maksymalne dopuszczalne odchylenie, które może wystąpić bez zmiany głównej cechy w hałaśliwych warunkach. Wartość NML jest podawana jako różnica między logicznym napięciem progowym a logicznym napięciem równoważnym ZERO dla przetwornicy CMOS niskiego poziomu. Margines szumów jest opisywany jako różnica między logicznym wysokim lub JEDNYM równoważnym napięciem a logicznym napięciem progowym dla wysokiego poziomu.
Dwie wejściowe bramki NAND i NOR CMOS
Bramki NOR i NAND są znane jako uniwersalne bramki logiczne, które mogą być używane do implementacji dowolnego równania logicznego lub dowolnego innego rodzaju bramek logicznych. Są to dwie najczęściej produkowane bramki wykorzystujące logikę CMOS dla technologii VLSI. Omówmy implementację i projekt obu bramek z wykorzystaniem logiki CMOS.
Bramka CMOS NOR
Bramkę NOR można opisać jako odwróconą bramkę OR. Tabela prawdy bramki NOR jest podana poniżej, gdzie A i B są wejściami.
Bramkę NOR można również zaimplementować przy użyciu technologii CMOS. W tej konstrukcji do pracy wchodzi obwód inwertera CMOS. Dodano sieć obniżającą (tranzystor) z podstawową bramką CMOS NOT w połączeniu równoległym, aby zaimplementować operację NOR. W przypadku dwóch wejściowych bramek NOR dodawana jest tylko jedna sieć rozwijana. Aby uwzględnić większą liczbę wejść, dodaje się więcej tranzystorów.
Działanie
Implementacja logiki przy użyciu CMOS jest pokazana na poniższym obrazku. Kiedy którekolwiek z wejść jest logicznie wysokie lub logiczne JEDNE, wtedy droga obniżania do masy jest zablokowana. Wyjście będzie logiczne ZERO.
Gdy oba wejścia otrzymają WYSOKIE napięcie lub wartość logiczną - JEDNA, wówczas wartość wyjściowa będzie miała wartość WYSOKA lub JEDNA. Logiczne napięcie progowe będzie równe napięciu progowemu falownika. W ten sposób można osiągnąć logikę NOR za pomocą CMOS.
Bramka CMOS NAND
Bramkę NAND można opisać jako odwróconą bramkę AND. Tabela prawdy bramki NAND jest podana poniżej, gdzie A i B są wejściami.
Bramkę NAND można również zaimplementować przy użyciu technologii CMOS. W tej konstrukcji działa również obwód inwertera CMOS. Sieć obniżająca (tranzystor) połączona szeregowo i tranzystor trybu wyczerpywania są dodawane z podstawową bramką CMOS NOT w celu zaimplementowania operacji NAND. W przypadku dwóch wejściowych bramek NAND dodawany jest tylko jeden tranzystor. Aby uwzględnić większą liczbę wejść, do połączenia szeregowego dodano więcej tranzystorów.
Działanie
Implementacja logiki wykorzystująca CMOS jest pokazana na powyższym obrazku. Gdy oba wejścia mają wartość logiczną ZERO, oba tranzystory NMOS są w stanie WYŁĄCZENIA, podczas gdy oba tranzystory PMOS są w stanie WŁĄCZENIA. Wyjście zostaje podłączone do VDD i w ten sposób wyjście zapewnia logiczną JEDNĄ lub wysoką wartość.
Kiedy wejście A otrzymuje wysoką wartość jako wejście, a wejście B ma niską wartość, górny NMOS przechodzi w stan ON, a dolny NMOS przechodzi w stan OFF. Nie można nawiązać połączenia uziemienia z wartością wyjściową. W tym stanie lewy PMOS zostaje włączony, a prawy PMOS pozostaje w stanie WYŁĄCZONY. VDD znajduje ścieżkę przez wyjście i zapewnia wysoką wartość wyjściową lub logikę 1.
Kiedy wejście B otrzymuje wysoką wartość jako wejście, a wejście A ma niską wartość, górny NMOS przechodzi w stan OFF, a dolny NMOS przechodzi w stan ON. Nie można nawiązać połączenia uziemienia z wartością wyjściową. Ponadto w tym stanie lewy PMOS wyłącza się, a prawy PMOS przechodzi w stan WŁĄCZONY. VDD znajduje ścieżkę przez wyjście i zapewnia wysoką wartość wyjściową lub logikę 1.
W przypadku logiki końcowej, gdy oba wejścia osiągają wysokie napięcie wejściowe lub logiczną JEDNĄ wartość, oba tranzystory NMOS są w stanie WŁ. Oba tranzystory PMOS są w stanie OFF, zapewniając ścieżkę dla napięcia masy do połączenia z wyjściem. Wyjście dostarcza zatem logiczne ZERO lub niską wartość jako wyjście.
Więcej artykułów związanych z elektroniką i przepływu projektowania VLSI kliknij tutaj
Cześć, jestem Sudipta Roy. Zrobiłem B. Tech w elektronice. Jestem entuzjastą elektroniki i obecnie zajmuję się dziedziną elektroniki i komunikacji. Interesuję się nowoczesnymi technologiami, takimi jak sztuczna inteligencja i uczenie maszynowe. Moje teksty skupiają się na dostarczaniu dokładnych i aktualnych danych wszystkim uczniom. Pomaganie komuś w zdobywaniu wiedzy sprawia mi ogromną przyjemność.
Połączmy się poprzez LinkedIn –